Guia de design e roteamento de PCB 40G

1. Impedância Característica

Linha de microfita impressa (camada superficial): Z=65Ω ± 10%;

Stripline impresso (camada interna): Z=50Ω ± 10%; relógio diferencial com impedância de terminação única- ao terra: 50Ω, impedância diferencial: 100Ω.

2. Recomendações de largura de rastreamento: largura de rastreamento de sinal=6 mils, largura de rastreamento=4.5 mils para rastreamentos de rota-difíceis de-, largura de rastreamento de potência/solo=15 mils ou 30 mils, dependendo da situação.

3. Recomendações de empilhamento: Consulte o empilhamento do projeto de referência CS1999. Espessura da placa: 2,4 ± 0,2 mm. O número recomendado de camadas não deve exceder 16-18.

4. Vias de pino do chip BGA: Para pinos não utilizados, retenha as vias de saída-o máximo possível, exceto aquelas que afetam o roteamento.

1. Os tipos de fonte de alimentação incluem principalmente o seguinte:

• P48V/N48V, 5V (40A), 2V5 (22A), 1V2 (60A), 1V8 (10A), 3V3

(10A) e 5V2N (3A), VDDQ, VTT e VREF; estas são fontes de alimentação digitais.

• 3V3A, VCCTX_1/2, 1V2A_1/2: São fontes de alimentação analógicas emitidas por módulos de potência lineares.

2. Para 5V (40A), 2V5 (22A), 1V2 (60A), 1V8 (10A) e 3V3 (10A), considere a capacidade de corrente das vias ao conectar os pinos de saída do módulo de potência à camada do divisor de potência com base no nível de corrente.

Recomenda-se adicionar planos de preenchimento correspondentes em múltiplas camadas de sinal ao redor dos pinos correspondentes e, em seguida, usar múltiplas vias para conectar as camadas para direcionar a corrente para a camada de potência correspondente.

3. Os módulos CS1999, FPGA e ópticos possuem múltiplas fontes de alimentação analógicas. Geralmente são fornecidos usando fontes de alimentação lineares ou através de filtragem LC. Todas as fontes de alimentação analógicas requerem divisão de energia. A divisão de energia analógica é recomendada: dividida na camada de sinal, com as camadas adjacentes superior e inferior necessárias para serem o aterramento do sinal.

As seguintes fontes de alimentação requerem divisão:

1) Fontes de alimentação analógicas CS1999:

STX0_VDD, STX1_VDD, SRX0_VDD, SRX1_VDD, HTX0_VDD, HTX1_VDD, HRX0_VDD,

HRX1_VDD, SFI5_VDD_DVR, HTX_VDD_DVR.

2) FPGA:

VCC_PLL_OUT1/2/3, VCCA_3V3_1, 2, VCCTX_1/2, 1V2A_1/2, VCCP_1/2.

3) Módulos ópticos: 5V, 3V3, 1V8, 5V2N e outras fontes de alimentação analógicas são fornecidas através de filtragem LC. 4) ​​Outros: Todas as fontes de alimentação após o indutor L.

4. Todas as vias de corrente do indutor 1008PS devem atender ao requisito 3A e todas as outras devem atender ao requisito 1A.

5. Planos Terrestres

Isso inclui o aterramento do sinal e o aterramento do chassi.

Um plano de aterramento do chassi deve ser colocado ao redor de cada camada de sinal e conectado ao soquete correspondente.

6. Durante o roteamento, os planos TAB para todos os chips de conversão de energia LDO (LT1963AEQ, LT1764EQ, LP3883ES) devem ser definidos e conectados aos planos correspondentes. A área de cobre de dissipação de calor deve ser aumentada adequadamente, e um plano de cobre simétrico também deve ser adicionado na parte traseira (a área pode ser a maior possível se o layout permitir). Conecte esses planos aos planos de alimentação ou terra correspondentes através de múltiplas vias para facilitar a dissipação de calor. As definições do plano TAB para cada chip são as seguintes:

LT1963A/LT1764/LP3883: TAB=GND (terra).

7. Para a separação de energia e terra do CS1999, consulte os arquivos de layout reais da placa de avaliação.

1. Projetar e implementar de acordo com o diagrama lógico. Os capacitores de desacoplamento devem ser espaçados uniformemente para cada dispositivo. Capacitores de-valor pequeno devem ser colocados o mais próximo possível dos pinos de alimentação, e capacitores de-polaridade grande devem ser colocados ao redor do chip.

2. Cada um dos dois FPGAs possui cinco pinos, K7/T7/Y4/AD7/AK7. Conecte um resistor externo de 2,00kΩ ao terra. Mantenha esses traços longe de outras fontes de interferência. Use um anel de aterramento para isolar esses traços de outras linhas.

3. Requisitos gerais de conexão do capacitor de desacoplamento: O roteamento da almofada do capacitor é mostrado abaixo:

1. Requisitos Gerais para Sinais Diferenciais:

• Os comprimentos dos pares diferenciais devem ser rigorosamente combinados, com um erro máximo de<10 mil. All signal lines, except those with length requirements, should be as short as possible.
• Differential pairs should be kept as close together as possible (but to ensure impedance, a 6 mil line width and 6/9 mil spacing is recommended). Spacing between them should be >15 mil, and spacing between them should be >30 mil.
• Os pares diferenciais devem ser roteados na mesma camada para minimizar as vias e as alterações de camada (exceto quando os resistores correspondentes estão conectados, apenas os terminais de origem e destino podem alterar as camadas através das vias).
• Quando os planos de potência são divididos, os sinais diferenciais adjacentes no mesmo plano de potência não podem cruzar as partições.
• Para terminações com resistores correspondentes, os métodos de conexão do resistor correspondente são mostrados na figura abaixo. Selecione um dos seguintes métodos de conexão.

Os comprimentos dos traços também devem seguir o diagrama.

Para linhas diferenciais com capacitores em série, os capacitores do par diferencial devem ser colocados no mesmo lado (geralmente próximos aos terminais) e ter comprimentos de traço correspondentes. Ao usar acoplamento AC para relógios PECL, o resistor externo na fonte é conectado conforme mostrado na figura abaixo.

2. Sinais de relógio

• Relógios Diferenciais

Inclui os seguintes sinais:

O clock 622M possui três pares: MSA_RXREFCLK_P/N, MSA_TXREFCLK_P/N e CS1999_REFCLK_P/N.

O clock 156M possui oito pares: IF_REFCLK1/2_P/N, XAUI_REFCLK1/2_P/N,

FPGA1/2_CORECLK_P/N e CS1999_IL_REFCLK1/2_P/N.

Para os requisitos de roteamento e correspondência para esses sinais, veja acima. Mantenha os traços de clock diferencial o mais longe possível de outras linhas de sinal, especialmente traços paralelos. Cada par diferencial não precisa ter o mesmo comprimento que outros pares diferenciais, mas o comprimento máximo não deve exceder 15 cm. Sinais de relógio LVTTL-de terminação única

Inclui os seguintes sinais: SRAM_CLK, TCAM_CLK

Esses sinais devem ser roteados o mais curto possível, normalmente com menos de 3 cm e não mais de 5 cm. O resistor da série 25 ohms deve estar o mais próximo possível do pino do chip de origem (FPGA).

3. Sinais de interface SFI5

Este sinal é usado para transmissão de dados em alta-velocidade (3,125 G) entre o módulo óptico e o CS1999, incluindo sinais de recepção e transmissão.

Os sinais são mostrados na tabela abaixo.

1) Use a camada de sinal inferior apropriada para minimizar comprimentos de rastreio de stub; use arcos ou curvas de 45 graus ao rotear.

2) Via Rules: Remova todos os pads nas camadas internas de todas as vias (mantenha apenas os pads na camada de conexão).

3) Consulte os arquivos de layout de projeto de referência CS1999 para roteamento detalhado e recomendações de parâmetros.

4) Evite rotear pares diferenciais de recepção e transmissão na mesma camada.

4. Sinais de interface Interlaken: esses sinais são usados ​​para transmissão de dados em alta-velocidade (3,125 G) entre o CS1999 e o FPGA. Assim como o SFI5, eles incluem dois grupos: recepção e transmissão. Os sinais são mostrados na tabela abaixo.

Para obter informações de roteamento, consulte os requisitos de roteamento de sinal SFI5.

5. Sinais XAUI

Usado para transmissão de sinal de alta-velocidade entre o FPGA e o soquete ZD do backplane.

1) O comprimento do traço conectado ao soquete ZD deve ser<5" (including the total length of the traces at both ends of the series capacitor). The actual trace length should be as short as possible to minimize backplane trace length control. There are eight groups of signals:

LINE0_XAUI_RXDAT_P/N_<3.0>é um sinal diferencial 3.125G de 4 pares;

LINE1_XAUI_RXDAT_P/N_<3.0>é um sinal diferencial 3.125G de 4 pares;

LINE0_XAUI_TXDAT_P/N_<3.0>é um sinal diferencial 3.125G de 4 pares;

LINE1_XAUI_TXDAT_P/N_<3.0>é um sinal diferencial 3.125G de 4 pares;

LINE2_XAUI_RXDAT_P/N_<3..0>é um sinal diferencial 3.125G de 4 pares.

LINE3_XAUI_RXDAT_P/N_<3..0>é um sinal diferencial 3.125G de 4 pares.

LINE2_XAUI_TXDAT_P/N_<3..0>é um sinal diferencial 3.125G de 4 pares.

LINE3_XAUI_TXDAT_P/N_<3..0>é um sinal diferencial 3.125G de 4 pares.

2) Cada par de linhas diferenciais deve ter uma tolerância de comprimento inferior a 10 mil. Não é estritamente necessário que cada par de quatro tenha comprimento igual, mas a tolerância deve ser minimizada e o comprimento mantido o mais curto possível.

3) Para roteamento, consulte os requisitos de roteamento de sinal SFI5.

6. 700M sinais LVDS

Usado para transmissão de sinal-de alta velocidade entre dois FPGAs. Inclui os seguintes quatro grupos:

Os pares diferenciais de recepção e transmissão não devem ser roteados na mesma camada. Outras linhas diferenciais deverão seguir requisitos gerais.

7. Sinais HSTL

Os sinais que conectam U1 (NL3300) e IC2 são sinais HSTL-1 operando a aproximadamente 200 MHz. Encaminhe-os de acordo com os requisitos gerais de roteamento HSTL.

1) Os resistores de terminação de 50 Ω para os sinais bidirecionais TCAM_DBUS[0:71] e os sinais unidirecionais CAM_CLK e TCAM_IBUS devem ser colocados o mais próximo possível de U1 e suas linhas de ramal devem ser tão curtas quanto possível. Conforme mostrado na figura abaixo, é recomendado seguir a rota (a). Se o roteamento for difícil, siga o roteamento (b), mantendo o comprimento do ramal do resistor de terminação e a distância entre o ponto de replicação e o pino U1 o mais curto possível.

2) Os seguintes grupos de sinais devem ter o mesmo comprimento, com um erro de<100 mil:

TCAM_CLK, TCAM_CLKO, TCAM_IBUS[7:0], TCAM_DBUS[71:0], TCAM_HITACK,

TCAM_VALID, TCAM_RDACK

3) Os capacitores de filtro VTT CP1 a CP10 devem ser distribuídos uniformemente em torno dos resistores de terminação.

8. 100M sinais Ethernet

1) A seguir estão pares de sinais diferenciais, com os mesmos requisitos de roteamento dos sinais diferenciais gerais.

100M_RD+/-, 100M_TD+/-, BACK_100M_TD+/-, BACK_100M_RD+/-, 100M_TX+/-,

100M_RX+/-, RJ_100M_TD+/-, RJ_100M_RD+/-.

2) Os seguintes sinais não são sinais diferenciais, mas cada grupo deve ter o mesmo comprimento:

MII_TX_CLK, MII_TXD<3.0>, e MII_TXEN são agrupados, com um erro de<1cm.

MII_RX_CLK, MII_RXD<3.0>, MII_RXEN, MII_RXER, MII_RX_CRS e MII_RX_COL são agrupados, com um erro de<1cm.

9. Roteamento de sinal de varredura lateral

a) TMS signal routing direction: Side Scan 2x5 socket -> FPGA1 (IC3) ->FPGA2 (IC4)

b) A direção de roteamento do sinal TCK é a mesma do TMS.

10. Sinais de barramento de controle:

Inclui LOCAL_AD[31:0], LOCAL_ACK, LOCAL_RW, LOCAL_RDY, LOCAL_STB e LOCAL_ALE.

Conecte cada grupo de barramentos em cadeia-.

11. Outros sinais de barramento de dados:

Para todos os outros sinais de barramento agrupados não mencionados acima, certifique-se de que cada grupo de barramento não difira significativamente (mantenha a mesma ordem de grandeza) e tenha o menor comprimento possível.

Os indicadores que devem ser exibidos no painel incluem três indicadores de energia e status do sistema e três indicadores de status da interface 40G.

As posições relativas dos indicadores no painel são mostradas na figura abaixo.

A relação correspondente entre as luzes indicadoras do painel e os LEDs no diagrama lógico é a seguinte:

Coloque as luzes indicadoras de acordo com as posições relativas acima e as relações correspondentes.